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单项选择题

下列关于wire和reg型变量的说法不正确的是（）

A.所有端口信号默认为wire型变量
B.输入端口只能是wire型变量
C.输出端口可以是wire型变量，也可以是reg型变量
D.若输出端口在过程块内赋值则为wire类型变量
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热门试题

单项选择题下列关于always块语句的说法不正确的是（）

A.always块语句是VerilogHDL中最常用、最重要的块语句。
B.always块语句属于并行语句
C.always块语句属于顺序语句
D.always块语句内部可以包含若干顺序语句

单项选择题关于阻塞Blocking赋值和非阻塞non-blocking赋值的说法不对的是（）。

A.阻塞赋值在该语句结束时立即将表达式的值赋给目标变量，然后再执行块中的下一条顺序语句
B.非阻塞赋值在整个块语句结束时才执行
C.非阻塞赋值语句书写顺序不影响模块功能
D.阻塞赋值语句书写顺序不影响模块功能